選自IEEE
作者：Samuel K. Moore
呆板之心編譯
編輯：小舟、杜偉
在最近的一項(xiàng)研究中，來(lái)自佐治亞理工、圣母大學(xué)、羅徹斯特理工學(xué)院的研究者提出了一種新型的無(wú)電容 DRAM，旨在加速 AI 規(guī)模的成長(zhǎng)。
當(dāng)今計(jì)較中最大的問(wèn)題之一是「存儲(chǔ)墻」，即處理懲罰時(shí)間與將數(shù)據(jù)從單獨(dú)的 DRAM 存儲(chǔ)器芯片傳送處處理懲罰器所耗費(fèi)時(shí)間之間的差距。AI 應(yīng)用的日益普及只會(huì)加劇該問(wèn)題，因?yàn)樯婕懊娌孔R(shí)別、語(yǔ)音領(lǐng)略、消費(fèi)商品推薦的龐大網(wǎng)絡(luò)很少能容納在處理懲罰器的板載內(nèi)存上。
在 2020 年 12 月進(jìn)行的 IEEE 國(guó)際電子設(shè)備集會(huì)會(huì)議（IEDM）上，一些研究小組認(rèn)為：一種新型的 DRAM 大概成為「存儲(chǔ)墻」問(wèn)題的辦理方案。他們暗示：「這種新型的 DRAM 由氧化物半導(dǎo)體制成，并內(nèi)置在處理懲罰器上方的各層中，其位長(zhǎng)是商用 DRAM 的數(shù)百或數(shù)千倍，而且在運(yùn)行大型神經(jīng)網(wǎng)絡(luò)時(shí)可以提供較大的區(qū)域，節(jié)減大量能源?！?br />單片 1T1C 設(shè)計(jì)的缺陷與范圍性
計(jì)較機(jī)中的 DRAM 存儲(chǔ)單位由單個(gè)晶體管和單個(gè)電容器制成，即所謂的 1T1C 設(shè)計(jì)。這種存儲(chǔ)單位在寫(xiě)入時(shí)打開(kāi)晶體管，電荷被推入電容器 (1) 或從電容器 (0) 去除；讀取時(shí)則會(huì)提取并懷抱電荷（假如有）。該系統(tǒng)速度超等快，價(jià)值自制，而且功耗很小，但它也有一些缺點(diǎn)。
首先，讀取時(shí)會(huì)耗損電容器的電量， 470uf 63v，因此讀取意味著要將該位寫(xiě)回到內(nèi)存中。縱然不舉辦讀取，電荷最終也會(huì)通過(guò)晶體管從電容器中泄漏出來(lái)。所有單位都需要按期刷新以保持?jǐn)?shù)據(jù)。在現(xiàn)代 DRAM 芯片中，此操縱每 64ms 完成一次。
處理懲罰器芯片中的嵌入式 DRAM 是以貿(mào)易的形式完成的，因而存在一些其范圍性。佐治亞理工學(xué)院電氣和計(jì)較機(jī)工程系傳授 Arijit Raychowdhury 暗示：「單片 1T1C 的設(shè)計(jì)一直面對(duì)的挑戰(zhàn)是制造電容器以及制造具有超低泄漏的晶體管方面存在堅(jiān)苦?！顾c圣母大學(xué)和羅徹斯特理工學(xué)院的研究人員相助開(kāi)拓了新的嵌入式 DRAM。在為邏輯電路構(gòu)建的制造進(jìn)程中，很難制造出優(yōu)秀的電容器。

Arijit Raychowdhury。
新型嵌入式 DRAM 的布局
新型嵌入式 DRAM 僅由兩個(gè)晶體管束成，沒(méi)有電容器，簡(jiǎn)稱為 2T0C。之所以可以這樣做，是因?yàn)榫w管的柵極是天然的電容器（盡量有些小）。因此代表該位的電荷可以存儲(chǔ)在此處。該設(shè)計(jì)具有一些要害優(yōu)勢(shì)，出格是對(duì)付 AI 來(lái)說(shuō)。

新型嵌入式 DRAM 的布局。圖源：圣母大學(xué)。
與由晶體管和電容器構(gòu)成的普通 DRAM 差異，2T0C 嵌入式 DRAM 由兩個(gè)晶體管構(gòu)成。該位存儲(chǔ)在右側(cè)晶體管的電容中，并由左側(cè)設(shè)備安排在此處。右側(cè)設(shè)備柵極上的電荷意味著電流可以流過(guò)它，因此僅由晶體管節(jié)制讀取和寫(xiě)入。
Raychowdhury 表明稱：「?jìng)€(gè)中寫(xiě)入和讀取涉及差異的設(shè)備，因此可以從 2T0C DRAM 單位讀取數(shù)據(jù)，而無(wú)需粉碎數(shù)據(jù)，不必重寫(xiě)數(shù)據(jù)。你所要做的就是查察電流是否流過(guò)其柵極承載電荷的晶體管。假如存在電荷，晶體管將導(dǎo)通，會(huì)有電流流過(guò)。假如沒(méi)有電荷，就將沒(méi)有電流流過(guò)。」
圣母大學(xué) Suman Datta 嘗試室的研究生 Jorge Gomez 對(duì)此暗示：「輕松讀取對(duì)付 AI 來(lái)說(shuō)至關(guān)重要，因?yàn)樯窠?jīng)網(wǎng)絡(luò)每次寫(xiě)入至少要讀取 3 遍。」
Raychowdhury 說(shuō)道：「2T0C 的分列不合用于硅邏輯的晶體管?！褂捎诰w管的柵極電容太低，而且通過(guò)晶體管的泄漏量太高，任何位城市當(dāng)即流失。因此研究者轉(zhuǎn)向由非晶氧化物半導(dǎo)體制成的設(shè)備，譬喻用于節(jié)制某些顯示器中像素的設(shè)備。
新型嵌入式無(wú)電容 DRAM 具有哪些特性
新型嵌入式無(wú)電容 DRAM 具有幾種顯著的特性。詳細(xì)而言，它們可以驅(qū)動(dòng)大量電流，使得寫(xiě)入速度更快；當(dāng)它們封鎖時(shí)，會(huì)釋放少量電荷，使得位利用壽命更長(zhǎng)。美國(guó)團(tuán)隊(duì)利用摻雜了約 1% 鎢元素的氧化銦作為他們的半導(dǎo)體，簡(jiǎn)稱摻鎢氧化銦（IWO）。
Raychowdhury 暗示，該設(shè)備的電流是「有記錄的氧化晶體管中最好的一些」。該設(shè)備為邏輯運(yùn)算提供了足夠的讀寫(xiě)速度，同時(shí)截至電流（off current）也很小，比硅的電流小了二至三個(gè)數(shù)量級(jí)。實(shí)際上，該團(tuán)隊(duì)必需構(gòu)建超大版本的設(shè)備， 47UF 50V，以得到精確的泄露電流。
同樣重要的是，像這樣的氧化物可以在相對(duì)低溫情況下舉辦處理懲罰。這意味著由氧化物制成的設(shè)備可以在處理懲罰器芯片上方的互連層中構(gòu)建，而且不會(huì)損壞下方的硅器件。另外，在此處構(gòu)建存儲(chǔ)單位為數(shù)據(jù)處理懲罰硅元件（elements on the silicon）提供了一個(gè)直接的高帶寬路徑，從而有效地沖破了存儲(chǔ)墻（memory wall）。
在對(duì)三個(gè)常見(jiàn)神經(jīng)網(wǎng)絡(luò)的模仿中，該團(tuán)隊(duì)將該技能的單層、四層、八層版天職別與 IBM Power8 處理懲罰器中利用的技能 22 納米 1T1C 嵌入式 DRAM 舉辦了比擬。由于節(jié)制 2T0C 嵌入式 DRAM 耗損了處理懲罰器上必然數(shù)量的邏輯，因此就所有神經(jīng)網(wǎng)絡(luò)數(shù)據(jù)所需的芯單方面積而言，僅利用單層存儲(chǔ)器并不能帶來(lái)實(shí)際的優(yōu)勢(shì)?？墒?，四層 2T0C DRAM 將嵌入式存儲(chǔ)器所需的芯單方面積淘汰了 3.5 倍，八層 2T0C DRAM 更是淘汰了 7.3 倍。
同樣地，當(dāng)層數(shù)多于 1 時(shí)，2T0C 嵌入式 DRAM 在機(jī)能上優(yōu)于 1T1C 嵌入式 DRAM。舉例而言，當(dāng)提供一平方毫米的四層或八層嵌入式 DRAM 時(shí)，ResNet-110 神經(jīng)網(wǎng)絡(luò)則從來(lái)不需要從芯片外獲取數(shù)據(jù)。1T1C 設(shè)計(jì)需要在 70% 閣下的時(shí)間里利用芯片外數(shù)據(jù)，與之差異，2T0C 嵌入式 DRAM 大概會(huì)節(jié)減大量的時(shí)間和精神。
比利時(shí)微電子研究中心（Imec）的研究人員在國(guó)際電子器件集會(huì)會(huì)議（IEDM）上推出了一種雷同的 2T0C 嵌入式方案，該方案利用銦鎵鋅氧化物作為半導(dǎo)體。Imec 高級(jí)科學(xué)家 Attilio Belmonte 指出，IGZO 必需在有氧的情況中退火，以修復(fù)由氧空位造成的質(zhì)料缺陷。這樣可以有助于淘汰 IGZO 中自由電子的數(shù)量，進(jìn)而有助于電流活動(dòng)，但假如沒(méi)有氧氣，設(shè)備就不會(huì)像開(kāi)關(guān)那樣起浸染。

Attilio Belmonte。
對(duì)這種「氧鈍化」的需求對(duì) IGZO DRAM 設(shè)備的設(shè)計(jì)發(fā)生了幾種撞擊效應(yīng)（knock-on effect），包羅所涉及的電介質(zhì)的選擇和位置。Imec 開(kāi)拓的優(yōu)化設(shè)備將 IGZO 安排于氧化硅的上方，而且頂部是氧化鋁。這種團(tuán)結(jié)方法很是有效地節(jié)制了耗盡位的泄露。2T0C 存儲(chǔ)單位的平均逗留時(shí)間為 200 秒，而且 25% 的存儲(chǔ)單位將它們的位保持了 400 秒以上的時(shí)間，是普通 DRAM 單位保持時(shí)長(zhǎng)的數(shù)千倍。在后續(xù)研究中，Imec 團(tuán)隊(duì)但愿通過(guò)利用差異相位的 IGZO 將逗留時(shí)間耽誤至 100 小時(shí)以上。
這樣長(zhǎng)的逗留時(shí)間使得該設(shè)備進(jìn)入到了非易失性存儲(chǔ)（non-volatile memories）的規(guī)模，譬喻電阻式 RAM 和磁性 RAM。許多研究團(tuán)隊(duì)專注于利用嵌入式 RRAM 和 MRAM 來(lái)加快 AI。可是，Raychowdhury 認(rèn)為 2T0C 嵌入式 DRAM 比它們更有優(yōu)勢(shì)。嵌入式 RRAM 和 MRAM 需要大量電流來(lái)寫(xiě)入，而且就今朝而言，電流必需來(lái)自處理懲罰器硅片中的晶體管，所以節(jié)減的空間更少。更糟糕的是，嵌入式 RRAM 和 MRAM 切換速度肯定慢于 DRAM。
Raychowdhury 增補(bǔ)道，任何基于電荷的事物往往速度更快，至少在寫(xiě)入進(jìn)程中是這樣。速度快得多的證據(jù)還需要期待處理懲罰器上全陣列嵌入式 2T0C DRAM 的構(gòu)建。而且，全陣列嵌入式 2T0C DRAM 就要到來(lái)了！
原文鏈接：https://spectrum.ieee.org/tech-talk/semiconductors/memory/new-type-of-dram-could-accelerate-ai
百萬(wàn)級(jí)文獻(xiàn)闡明，十萬(wàn)字深入解讀
2020-2021 全球AI技能成長(zhǎng)趨勢(shì)陳訴
陳訴內(nèi)容涵蓋人工智能頂會(huì)趨勢(shì)闡明、整體技能趨勢(shì)成長(zhǎng)結(jié)論、六大細(xì)分規(guī)模（自然語(yǔ)言處理懲罰、計(jì)較機(jī)視覺(jué)、呆板人與自動(dòng)化技能、呆板進(jìn)修、智能基本設(shè)施、數(shù)據(jù)智能技能、前沿智能技能）技能成長(zhǎng)趨勢(shì)數(shù)據(jù)與問(wèn)卷結(jié)論詳解，最后附有六大技能規(guī)模5年打破事件、Synced Indicator 完整數(shù)據(jù)。
? THE END
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原標(biāo)題：《為AI而生，沖破存儲(chǔ)墻，佐治亞理工等提出新型嵌入式無(wú)電容DRAM》
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