摘要：本文先容了一款電容檢測(cè)電路(CDC)，個(gè)中給出了一種基于電荷轉(zhuǎn)移型AFE，在寬待測(cè)電容范疇下針對(duì)差異巨細(xì)的電容舉辦粗測(cè)和細(xì)測(cè)兩次丈量以得到最佳丈量值的粗細(xì)測(cè)迫近型AFE，并為此設(shè)計(jì)了一種布局簡(jiǎn)樸有效的節(jié)制時(shí)序以及對(duì)應(yīng)的邏輯電路和針對(duì)得到的ADC輸出值設(shè)計(jì)的可編程除2電路。同時(shí)，為了將AFE和ADC隔分開(kāi)來(lái)，提出了AFE和ADC的匹配中間級(jí)布局（高精度跟從器）。

0   引言

電容數(shù)字轉(zhuǎn)換器是專為鼓勵(lì)電容式觸摸傳感器設(shè)計(jì),具有低功耗、高集成度、高精度丈量的特點(diǎn),已成為消費(fèi)電子規(guī)模中電容傳感器應(yīng)用的主流產(chǎn)物。跟著的工藝和技能的不絕成長(zhǎng)，電容的巨細(xì)在不絕減小，這令對(duì)電容的檢測(cè)發(fā)生了必然的難度，基于這樣的近況，我們?cè)O(shè)計(jì)了一款具有轉(zhuǎn)換精度高(轉(zhuǎn)換有效位數(shù)為11-bits)，電容檢測(cè)范疇(電容檢測(cè)為1 fF~2 pF)寬，電容速率為400 μs的電容檢測(cè)電路(CDC)。

1   系統(tǒng)整體設(shè)計(jì)

本設(shè)計(jì)的頂層電路如圖1所示，為本作品CDC總體框架布局，片內(nèi)發(fā)生基準(zhǔn)和時(shí)鐘，骨干布局為AFE和ADC，舉辦輸入電容至數(shù)字量的轉(zhuǎn)換后，由輸出寄存器舉辦簡(jiǎn)樸的DSP，然后輸出數(shù)字量至片外。

圖1 CDC系統(tǒng)頂層電路（*標(biāo)志的寄生電容賠償電路僅逗留在前仿/道理驗(yàn)證階段）

2   高速電荷轉(zhuǎn)移型-粗細(xì)測(cè)AFE設(shè)計(jì)

2.1 AFE整體電路先容

圖2 電路道理圖

本文提出的電路是一種將微弱電容值轉(zhuǎn)換為數(shù)字量的集成電容丈量電路，該電路是基于電荷守恒提出的電容丈量道理如圖2所示，其創(chuàng)新處在于節(jié)制時(shí)序、模仿前級(jí)電路布局、以及節(jié)制算法。

該電路由模仿前級(jí)電路（AFE）、ADC、輸出移位寄存器和節(jié)制邏輯電路四個(gè)部門構(gòu)成，模仿前級(jí)電路用于將輸入的待測(cè)電容的電容值線性對(duì)應(yīng)地轉(zhuǎn)換成一個(gè)可供ADC丈量的電壓值，其由若干個(gè)電容、運(yùn)放、MOS管、電壓跟從器、反相器、以及MOS管開(kāi)關(guān)構(gòu)成。

個(gè)中，所用到的運(yùn)放是一個(gè)低失調(diào)電壓的一級(jí)運(yùn)放，Coffset是一個(gè)用于在校正進(jìn)程中存儲(chǔ)運(yùn)放的輸出失調(diào)電壓的皮法電容，Vref是外部引入的參考電壓，Cy是用于收集電荷的電容。電壓跟從器回收一級(jí)或二級(jí)布局，用于斷絕ADC和AFE，并提供阻抗匹配。

模仿前級(jí)電路中心的電流鏡布局回收1:1的寬長(zhǎng)比，用于將流過(guò)左端補(bǔ)給至Cx的電荷復(fù)制到右端的Cy，電流鏡右端為2個(gè)溝通布局的電路并聯(lián)，差異之處在于反相器的輸入為A[0]至A[M-1]. A[M-1:0]是由節(jié)制邏輯電路發(fā)生的，用于節(jié)制流入到Cy的電荷的增益倍數(shù)，是一個(gè)2位的數(shù)字信號(hào)。

整個(gè)電路一共用到7個(gè)開(kāi)關(guān)，個(gè)中S3節(jié)制的是片外的任意形式開(kāi)關(guān)，剩余的6個(gè)開(kāi)關(guān)為片內(nèi)的MOS管開(kāi)關(guān)，它們的浸染簡(jiǎn)述如下：

S1：節(jié)制模仿前級(jí)電路電路初始化

S2：連通片外與片內(nèi)電路的節(jié)制信號(hào)

S3：節(jié)制片外待測(cè)電容Cx是否接入

模仿前級(jí)電路左方框內(nèi)的電容Cx是片外的待測(cè)電容，S3是一個(gè)受控與節(jié)制邏輯的開(kāi)關(guān)，Cpara是片表里Pad的寄生電容。

2.2 粗細(xì)測(cè)時(shí)序設(shè)計(jì)先容

圖3 開(kāi)關(guān)狀態(tài)圖：(a)初始態(tài) (b)停當(dāng)態(tài) (c)接入待測(cè)電容 (d)調(diào)解增益檔位

AFE運(yùn)行時(shí)需要頻繁地舉辦開(kāi)關(guān)懷換，可總結(jié)為以下4個(gè)步調(diào)，4個(gè)步調(diào)對(duì)應(yīng)的開(kāi)關(guān)狀態(tài)如圖圖3(a)(b)(c)(d)所示。以下參照時(shí)序圖和電路道理圖給出各個(gè)時(shí)間點(diǎn)電路舉辦的行動(dòng)。

T0：將A設(shè)為(11)2， 10UF 16V，開(kāi)始舉辦電容值丈量。  

T1：電路初始化，運(yùn)放同相輸入端的反饋環(huán)路斷開(kāi)、反相輸入端的反饋環(huán)路接通，運(yùn)放的失調(diào)電壓Voffset被生存至Coffset，Cy被初始為Vref，ADC的反相輸入端一連收羅接入待測(cè)電容之前的AFE輸出電壓。

T2：將芯片的丈量引腳導(dǎo)通，斷開(kāi)用于初始化的開(kāi)關(guān)，此時(shí)運(yùn)放的反相輸入電壓為Voffset，抵消了運(yùn)放的失調(diào)電壓。同時(shí)將寄生在Pad和外部連線的等效寄生電容充電至Vref。

T3:斷開(kāi)ADC的反相輸入端，此時(shí)已經(jīng)將接入待測(cè)電容前的AFE輸出電壓生存到ADC的反相輸入端，記為VN。

T4：接入待測(cè)電容，運(yùn)放的同相輸入端被拉低，節(jié)制推挽級(jí)增補(bǔ)電荷。同時(shí)，電流鏡將M倍的電荷注入到Cy，期待電路不變后，Cy的上極板電壓VP被生存到ADC的同相輸入端，ADC開(kāi)始轉(zhuǎn)換VP-VN的值。

T5：第一次收羅完成，ADC的輸出值為D1，假設(shè)ADC的最大輸出值為Dmax，假如D1＞Dmax/2，則A變?yōu)椋?1）。假如D1＜Dmax/2，則A穩(wěn)定。

T6：再舉辦一次T1至T4，得到ADC第二次的輸出D2，將D2送入輸出移位寄存器，并將D2舉辦反復(fù)左移1位運(yùn)算，反復(fù)右移M次，得到實(shí)際的丈量值。

2.3 AFE與SAR ADC的匹配中間級(jí)設(shè)計(jì)（高精度跟從器）