26、當(dāng)一塊 PCB 板中有多個(gè)數(shù)/模成果塊時(shí)，通例做法是要將數(shù)/模地分隔，原因安在?

將數(shù)/模地分隔的原因是因?yàn)閿?shù)字電路在坎坷電位切換時(shí)會(huì)在電源和地發(fā)生噪聲，噪聲的巨細(xì)跟信號(hào)的速度及電流巨細(xì)有關(guān)。假如地平面上不支解且由數(shù)字區(qū)域電路所發(fā)生的噪聲較大而模仿區(qū)域的電路又很是靠近，則縱然數(shù)模信號(hào)不交錯(cuò)，模仿的信號(hào)依然會(huì)被地噪聲滋擾。也就是說(shuō)數(shù)模地不支解的方法只能在模仿電路區(qū)域距發(fā)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)利用。

27、另一種作法是在確保數(shù)/模分隔機(jī)關(guān)，且數(shù)/模信號(hào)走線彼此不交錯(cuò)的環(huán)境下，整個(gè) PCB板地不做支解，數(shù)/模地都連到這個(gè)地平面上。原理安在?

數(shù)模信號(hào)走線不能交錯(cuò)的要求是因?yàn)樗俣壬钥斓臄?shù)字信號(hào)其返回電流路徑(return current path)會(huì)只管沿著走線的下方四周的地流回?cái)?shù)字信號(hào)的源頭，若數(shù)模信號(hào)走線交錯(cuò)，則返回電流所發(fā)生的噪聲便會(huì)呈此刻模仿電路區(qū)域內(nèi)。

28、在高速 PCB 設(shè)計(jì)道理圖設(shè)計(jì)時(shí)，如何思量阻抗匹配問(wèn)題?

在設(shè)計(jì)高速 PCB 電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方法有絕對(duì)的干系，譬喻是走在外貌層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的間隔，走線寬度，PCB材質(zhì)等均會(huì)影響走線的特性阻抗值。也就是說(shuō)要在布線后才氣確定阻抗值。一般仿真軟件會(huì)因線路模子或所利用的數(shù)學(xué)算法的**而無(wú)法思量到一些阻抗不持續(xù)的布線環(huán)境，這時(shí)候在道理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來(lái)和緩走線阻抗不持續(xù)的效應(yīng)。真正基礎(chǔ)辦理問(wèn)題的要領(lǐng)照舊布線時(shí)只管留意制止阻抗不持續(xù)的產(chǎn)生。

29、那邊能提供較量精確的 IBIS 模子庫(kù)?

IBIS 模子的精確性直接影響到仿真的功效。根基上 IBIS 可當(dāng)作是實(shí)際芯片 I/O buffer 等效電路的電氣特性數(shù)據(jù)，一般可由 SPICE 模子轉(zhuǎn)換而得 (亦可回收丈量， 但**較多)，而 SPICE 的數(shù)據(jù)與芯片制造有絕對(duì)的干系，所以同樣一個(gè)器件差異芯片廠商提供，其 SPICE 的數(shù)據(jù)是差異的，進(jìn)而轉(zhuǎn)換后的 IBIS 模子內(nèi)之?dāng)?shù)據(jù)也會(huì)隨之而異。也就是說(shuō)，假如用了 A 廠商的器件，只有他們有本領(lǐng)提供他們器件精確模子數(shù)據(jù)，因?yàn)闆]有其它人會(huì)比他們更清楚他們的器件是由何種工藝做出來(lái)的。假如廠商所提供的 IBIS 禁絕確，只能不絕要求該廠商改造才是基礎(chǔ)辦理之道。

30、在高速 PCB 設(shè)計(jì)時(shí)，設(shè)計(jì)者應(yīng)該從那些方面去思量EMC、EMI 的法則呢?

一般 EMI/EMC 設(shè)計(jì)時(shí)需要同時(shí)思量輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部門(>30MHz)后者則是較低頻的部門(30MHz). 所以不能只留意高頻而忽略低頻的部門.一個(gè)好的EMI/EMC 設(shè)計(jì)必需一開始機(jī)關(guān)時(shí)就要思量到器件的位置, PCB 疊層的布置, 重要聯(lián)機(jī)的走法, 器件的選擇等, 假如這些沒有事前有較佳的布置, 過(guò)后辦理則會(huì)事倍功半, 增加本錢. 譬喻時(shí)鐘發(fā)生器的位置只管不要接近對(duì)外的毗連器, 高速信號(hào)只管走內(nèi)層并留意特性阻抗匹配與參考層的持續(xù)以淘汰反射, 器件所推的信號(hào)之斜率(slew rate)只管小以減低高頻身分, 選擇去耦合(decoupling/bypass)電容時(shí)留意其頻率響應(yīng)是否切合需求以低落電源層噪聲. 別的, 留意高頻信號(hào)電流之回流路徑使其回路面積只管小(也就是回路阻抗loop impedance 只管小)以淘汰輻射. 還可以用支解地層的方法以節(jié)制高頻噪聲的范疇. 最后, 適當(dāng)?shù)倪x擇PCB 與外殼的接所在(chassis ground)。

31、如何選擇EDA東西?

今朝的 pcb 設(shè)計(jì)軟件中，熱闡明都不是強(qiáng)項(xiàng)，所以并不發(fā)起選用，其它的成果 1.3.4 可以選擇PADS或Cadence機(jī)能價(jià)值比都不錯(cuò)。 PLD 的設(shè)計(jì)的初學(xué)者可以回收 PLD 芯片廠家提供的集成情況，在做到百萬(wàn)門以上的設(shè)計(jì)時(shí)可以選用單點(diǎn)東西。

32、請(qǐng)推薦一種適合于高速信號(hào)處理懲罰和傳輸?shù)?EDA 軟件。

通例的電路設(shè)計(jì)，INNOVEDA 的 PADS 就很是不錯(cuò)，且有共同用的仿真軟件，而這類設(shè)計(jì)往往占據(jù)了 70%的應(yīng)用場(chǎng)所。在做高速電路設(shè)計(jì)，模仿和數(shù)字殽雜電路，回收 Cadence 的辦理方案應(yīng)該屬于機(jī)能價(jià)值較量好的軟件，雖然Mentor的機(jī)能還長(zhǎng)短常不錯(cuò)的，出格是它的設(shè)計(jì)流程打點(diǎn)方面應(yīng)該是最為優(yōu)秀的。(大唐電信技能專家 王升)

33、對(duì) PCB 板各層寄義的表明

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 可能 top component legend, 好比 R1 C5,

IC10.bottomoverlay----同理 multilayer-----假如你設(shè)計(jì)一個(gè) 4 層板，你安排一個(gè) free pad or via, 界說(shuō)它作為multilay 那么它的 pad 就會(huì)自動(dòng)呈此刻 4 個(gè)層 上，假如你只界說(shuō)它是 top layer, 那么它的 pad 就會(huì)只呈此刻頂層上。

34、2G 以上高頻 PCB 設(shè)計(jì)，走線,排版,應(yīng)重點(diǎn)留意哪些方面?